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ISSCC: CPU-Caches lernen Platz und Strom zu sparen [Update]

Einen Teil ihrer Rechenleistung ziehen moderne Prozessorarchitekturen aus ihrem integrierten und sehr schnellen Pufferspeicher. Diese Caches bestehen fast immer aus SRAM-Zellen, die jeweils aus sechs Transistoren aufgebaut sind (6T-SRAM). Der Flächenbedarf von 6T-SRAM ist recht hoch, die "On-Die"-Caches okkupieren mittlerweile einen erheblichen, manchmal sogar den größten Teil der gesamten Siliziumfläche aktueller Prozessoren. Deshalb tragen Caches ganz wesentlich zu den Energieverlusten und Kosten des Prozessors bei.

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Den Flächenbedarf wollen IBM-Entwickler durch die Verwendung von besonders schnellem "eingebettetem" DRAM (eDRAM) mindern. DRAM benötigt nur einen Transistor, einen Speicherkondensator und deshalb weniger Fläche als 6T-SRAM; die kleinste bisher vorgestellte 6T-SRAM-Zelle in 45-nm-Technik soll 0,248 Quadratmikrometer groß sein, doch wenn es auf besonders geringe Leckleistung ankommt, wächst der Platzbedarf deutlich.

In der ab 2008 erwarteten 45-Nanometer-SOI-Fertigungstechnik will IBM eDRAM-Zellen realisieren, die sich mit einer Random-Zugriffszeit von 1,5 Nanosekunden auch als SRAM-Ersatz eignen sollen. Typische 6T-SRAMs liefern laut IBM Daten innerhalb von 0,8 bis 1 ns, während konventionelles DRAM bestenfalls 10 ns erreicht.

[Update:] Laut IBM misst eine 45-nm-eDRAM-Zelle lediglich etwa 0,13 Quadratmikrometer und benötigt deutlich weniger Energie als eine 6T-SRAM-Zelle, nämlich bei Zugriffen lediglich etwa 80 Prozent und im Ruhezustand nur etwa 20 Prozent. Man erwarte, künftig die Größe der Caches um den Faktor drei bis vier steigern zu können. Für die jeweils 4 MByte großen L3-Caches der speziellen PowerPC-440-Prozessoren im Superrechner BlueGene/L hat IBM bereits eDRAM in Kleinserie und 130-nm-Technik gefertigt. Das 45-nm-eDRAM soll aber auch schnell genug sein, um als L1-Cache zu arbeiten.

Schon jetzt gibt es Server-Prozessoren mit bis zu 24 MByte L3-Cache (Itanium 2). Der Power6-Doppelkern soll 8 MByte On-Die-Cache haben, kommt aber wohl wie seine Vorgänger auch auf Multi-Chip-Modulen mit zusätzlichem Cache zum Einsatz.

Die Idee, eDRAM statt SRAM als Cache zu verwenden, ist alles andere als neu: so genanntes 1T-SRAM ist schon seit Jahren im Einsatz. AMD experimentiert mit Z-RAM, Intel mit Floating Body Cells, T-RAM kommt bei DRAM ohne Kondensator aus.

Intel stellt auf der ISSCC eine besonders sparsame 6T-SRAM-Bauform für den Cache von Mobilprozessoren vor. Diese wahrscheinlich im Ultra-Low-Power-65-nm-Prozess P1265 gefertigten Zellen sollen mit 0,667 Quadratmikrometern zwar größer sein als bei Intels gewöhnlichen 65-nm-SRAM-Caches (0,57 Quadratmikrometer), aber bei 0,5 Volt Spannung ihre Daten erhalten können und dabei lediglich 12 Mikroampere Leckstrom pro Megabit durchlassen. Bei 1,2 Volt sind die Sparzellen laut Intel für 1,2 GHz gut – keine Rekordwerte, aber vielleicht genug für die versprochenen UMPC-Prozessoren und ein Schritt weiter auf dem Weg, x86-Technik bis in Handys zu treiben. Stromspar-Zusatztricks wie Schlaftransistoren (das Abschalten der Stromversorgung von unbenutzten Funktionsblöcken, also "Power Gating") sowie Clock Gating (das Aussetzen der Taktfrequenz an Funktionsblöcken) kommen ja bereits seit einiger Zeit zum Einsatz.

Das Wachstum der Caches macht den Chip-Designern aber nicht nur Schwierigkeiten durch den Platz- und Strombedarf, sondern bringt auch neue, geradezu esoterische Probleme: Das tatsächliche Verhalten der riesigen SRAM-Felder auf den fertigen Chips lässt sich mit den bisherigen Entwicklungs-Tools immer schlechter vorhersagen. Diese "SRAM Variability", so befürchten manche Forscher, könnte den Fortschritt der Chip-Technik empfindlich bremsen.

Zur ISSCC 2007 siehe auch:

(Erich Bonnert) / (Erich Bonnert) / (ciw)

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